SemiAnalysis tháo dỡ Huawei Kirk 9030: quy trình sản xuất bị chặn và việc gấp lại mở ra con đường

Lĩnh vực kỹ thuật đảo ngược chất bán dẫn đã bị TechInsights thống trị trong nhiều thập kỷ. Cuối tuần trước, SemiAnalysis của Dylan Patel đã chính thức công bố báo cáo tháo gỡ công khai đầu tiên của Phòng thí nghiệm THÉP (Phòng thí nghiệm Đánh giá & Kỹ thuật Teardown), chỉ thẳng vào một trong những con chip được theo dõi nhiều nhất trên thế giới, con chip xử lý hàng đầu thế giới, Cortex 9030 Pro được trang bị cho Huawei Mate 80 Pro, sử dụng quy trình N+3 tiên tiến nhất của SMIC.

Thời điểm thật hấp dẫn. TechInsights đang được bán bởi vốn cổ phần tư nhân, trong khi doanh thu của SemiAnalysis đã vượt qua gã khổng lồ lâu đời. Dylan đã chọn khoe thanh kiếm của mình vào thời điểm này, sử dụng báo cáo tháo rời mang tính kỹ thuật cao và ảnh chụp con chip thực tế từ phòng thí nghiệm Oregon.

Tiêu đề của báo cáo là một quả bom:Bước kim loại tối thiểu (bước M0) của SMIC N+3 chỉ là 32,5nm, nhỏ hơn 36nm của quy trình 18A được bộ xử lý Panther Lake mới nhất của Intel sử dụng.

SMIC đã đạt được bước kim loại mịn hơn Intel khi không có máy in thạch bản EUV?

Bài viết này sẽ giải thích báo cáo tháo gỡ này cho bạn,

Cân bằng mật độ, tốn kém

Quy trình N+3 của SMIC thực sự đã ràng buộc N6 của TSMC về mật độ bóng bán dẫn.

Phòng thí nghiệm THÉP đã đo được mật độ Bohr của N+3 là 113,4 MTr/mm2 thông qua phân tích mặt cắt ngang TEM (kính hiển vi điện tử truyền qua), cao hơn một chút so với 107,7 MTr/mm2 của TSMC N6. Chiều cao tế bào giảm từ 252nm đối với N+2 xuống 228nm và bước cổng tiếp xúc (CGP) giảm từ 63nm xuống 57nm. Kết hợp những con số này lại với nhau có nghĩa là SMIC đã đạt được mật độ logic ở mức 7nm trưởng thành của TSMC thông qua kỹ thuật in thạch bản DUV thuần túy không có EUV.

Chi phí là bao nhiêu?

Lớp M0 của SMIC sử dụng kiểu tạo khuôn gấp bốn lần tự căn chỉnh (SAQP), xử lý mẫu của mặt nạ ảnh bốn lần để đạt được các đường nét mịn hơn. TSMC N6 chỉ yêu cầu tạo mẫu kép (SADP) trên cùng một lớp. Tăng gấp bốn lần có nghĩa là nhiều mặt nạ hơn, yêu cầu độ chính xác lớp phủ cao hơn, quy trình phức tạp hơn và chi phí cao hơn.

SemiAnalysis trực tiếp nhìn thấy chi phí của SAQP ở góc nhìn cắt ngang: rãnh M0 của N+3 thể hiện một mặt cắt hình thang ngược rõ ràng (đáy hẹp hơn đỉnh) và có vùng làm giàu rào cản rõ ràng ở đáy rãnh. Mặc dù hình thái này rất hữu ích cho việc đổ đầy đồng nhưng ở bước sóng 32,5nm, độ khó trong việc kiểm soát quá trình tăng lên đáng kể.

Hãy sử dụng một phép ẩn dụ mà nhà giao dịch có thể hiểu: SMIC đang sản xuất tiền giấy có cùng mệnh giá, nhưng chi phí in mỗi tờ tiền gấp nhiều lần TSMC và rủi ro lợi nhuận cũng lớn hơn. Mật độ là như nhau, tính kinh tế là hoàn toàn khác nhau.

Kirin 9030: Trong điều kiện hạn chế, hãy tận dụng từng inch tấm wafer silicon

Khả năng thiết kế chip của Huawei HiSilicon là một câu chuyện ở một khía cạnh khác.

Xét về diện tích chip, kích thước của con chip gần như ngang bằng với thế hệ 9020 trước đó (khoảng 140mm²), nhưng có nhiều thứ hơn được gói gọn bên trong: CPU được nâng cấp từ 1 nhân lớn + 3 nhân trung bình lên 1 nhân lớn + 4 nhân trung bình, số đơn vị tính toán GPU tăng từ 4 lên 6, và NPU cũng có thêm một nhân nhỏ nữa. Nhân và bộ nhớ đệm ở mọi cấp độ đều được mở rộng trên bảng. Việc tăng mật độ N+3 cho phép Huawei đóng gói nhiều đơn vị logic hơn vào cùng một kích thước chip.

Về hiệu suất, STEEL Labs đã trích dẫn dữ liệu điểm chạy công khai và định vị được đưa ra rất rõ ràng: hiệu suất GPU của Cortex 9030 (Maleoon 935) gần bằng mức hàng đầu năm 2022 và điểm chạy 3DMark WLE cao hơn 70% so với thế hệ trước, nhỉnh hơn một chút so với Snapdragon 8+ Gen 1, nhưng không tốt bằng Snapdragon 8 Elite Gen hàng đầu hiện tại 5 thì khoảng cách là 2,4 đến 2,6 lần.

Tình hình CPU đáng nói hơn. Hiệu suất trên mỗi xung nhịp (IPC) của TaiShan Prime lõi lớn gần ngang bằng với Arm Cortex-X2, một thiết kế năm 2021. IPC của lõi M1 Firestorm của Apple phát hành năm 2020 vẫn cao hơn 35%. Lõi Apple M5 P mới nhất có IPC cao hơn 60% và hiệu suất tuyệt đối gấp 2,7 lần.

Căn nguyên của khoảng cách không nằm ở thiết kế mà nằm ở quy trình sản xuất. Apple và Qualcomm sử dụng TSMC N4 và N3P. Các quy trình này có những ưu điểm thiết yếu trong đường cong điện áp-tần số: nhiều bóng bán dẫn hơn có thể được đóng gói vào cùng một khu vực và tần số cao hơn có thể được chạy với cùng mức tiêu thụ điện năng. Trình độ thiết kế cốt lõi của Huawei được so sánh với thế hệ trước dẫn đầu ngành, nhưng lại bị mắc kẹt trong quy trình sản xuất của hai thế hệ trước.

Khi quá trình này thất bại, Huawei chuẩn bị "gấp"

Phần được hướng tới tương lai nhất của báo cáo là luật mở rộng quy mô τ và lộ trình Logic Folding được Huawei công bố tại hội nghị ISCAS 2026.

Việc chia tỷ lệ chất bán dẫn truyền thống tiến bộ trên mặt phẳng hai chiều: làm cho bóng bán dẫn nhỏ hơn và các đường kim loại mỏng hơn. Định luật Moore đã tồn tại trong nhiều thập kỷ và về cơ bản nó chính là như vậy. Tỷ lệ τ hiện được Huawei đề xuất sẽ chuyển mục tiêu tối ưu hóa từ miền không gian sang miền thời gian. Cốt lõi là giảm chi phí thời gian di chuyển và xử lý dữ liệu, bao gồm độ trễ chuyển đổi bóng bán dẫn, độ trễ truyền tín hiệu, độ trễ tính toán và lưu trữ.

LogicFolding là sự triển khai kỹ thuật của lý thuyết này. Nói một cách đơn giản, cùng một mô-đun logic được tách rời thành các lớp trên và lớp dưới, xếp chồng lên nhau và được kết nối thông qua liên kết lai bước siêu mịn. Lợi ích trực tiếp của việc này là đường dẫn tín hiệu dài nhất được rút ngắn. Trong các chip hiện đại, phần lớn điện năng tiêu thụ và độ trễ được dùng để điều khiển các dây dẫn dài và bộ đệm rơle. Sau khi gấp logic theo chiều dọc, đường tới hạn sẽ trở nên ngắn hơn, tần số có thể tăng lên và mức tiêu thụ điện năng có thể giảm.

Huawei đã đưa ra một lộ trình triệt để:Tần số lõi lớn của Kiri9030 là 2,75GHz và các mẫu 3,39GHz đã được chạy trong phòng thí nghiệm. Mục tiêu là đạt tần số 5GHz vào năm 2031, đồng thời đẩy mật độ tương đương lên 295 MTr/mm2 thông qua xếp chồng 3D, đo điểm chuẩn TSMC 14A.

SemiAnalysis cảnh giác với điều này. Họ chỉ ra rằng phương pháp tính toán mật độ của Huawei khác với phương pháp tính toán của các xưởng đúc truyền thống: mật độ xếp chồng 3D được tính toán dựa trên diện tích đóng gói. Khi nhiều lớp logic hoạt động được xếp chồng lên nhau, đương nhiên sẽ thu được số lượng cao hơn. Nếu bạn sử dụng phương pháp tương tự để tính toán MI450X của AMD (lớp trên cùng N2 + lớp dưới cùng N3P), mật độ lý thuyết cao tới 460,2 MTr/mm2, vượt xa mục tiêu năm 2031 của Huawei.

Nhưng bản thân phương hướng này đáng được quan tâm. Huawei đã đi theo con đường này, về cơ bản là đảm nhận "công việc đúc" cho các công ty thiết kế hệ thống với tiền đề là quy trình sản xuất hạn chế. V-Cache của AMD thực hiện xếp chồng 3D trên bộ đệm và AMD MI350X di chuyển IO và kết nối tới chip bên dưới. Huawei cần phải làm triệt để hơn, trực tiếp tháo dỡ cùng một khối logic và phân phối nó theo chiều dọc, đây là một mức độ khó kỹ thuật khác.

Đồng thời, các quy trình N+2 và N+3 của SMIC đang chuyển sang Huahong, và các công ty thiết kế như Alibaba Pingtouge và Cambrian cũng có thể trở thành những người được hưởng lợi. Việc phổ biến kiến ​​thức sản xuất chip từ các nhà máy thế hệ đơn lẻ đến hệ sinh thái càng làm giảm hiệu quả của các biện pháp trừng phạt đối với các công ty đơn lẻ.

Về mặt thiết kế, Huawei và Đại học Bắc Kinh đã phát triển các nguyên mẫu công cụ EDA trong nước cho LogicFolding. Điều này không có nghĩa là thay thế chuỗi công cụ hoàn chỉnh của Synopsys và Cadence, nhưng EDA trong nước đang phát triển theo hướng "tối ưu hóa hợp tác kiến trúc-quy trình-đóng gói"

Một chi tiết thú vị: THÉP được phát hiện trong quá trình tháo rời của Cortex 9030. DRAM của Pro đến từ Samsung (K4L2E165YD, LPDDR5X-9600, nút quy trình 1a), trong khi Phiên bản Pro Max 16GB xuất hiện trong gói của cả Samsung và Changxin Memory (CXMT). Ngày đóng gói chip của CXMT được đánh dấu là tuần thứ 45 của năm 2025 và mật độ quy trình phù hợp với mức 1z của ngành có thể so sánh được. Điều này có nghĩa là chip nhớ Trung Quốc đã bắt đầu gia nhập chuỗi cung ứng hàng đầu của Huawei, dù quy trình sản xuất vẫn chậm hơn Samsung và SK Hynix từ 1 đến 2 thế hệ. Đối với các nhà đầu tư, tín hiệu thực sự đáng theo dõi là liệu lộ trình xếp chồng 3D của Huawei có thể khiến chip do Trung Quốc sản xuất đạt đến ngưỡng sử dụng trong điện thoại di động, suy luận AI, thiết bị mạng và các kịch bản khác với tiền đề là chi phí có thể kiểm soát được hay không. class="ql-align-justify">Sau khi đã thiết lập đủ, giá trị chiến lược của chuỗi cung ứng này sẽ được định giá lại.